De átomos a chips: cómo ATOM2CHIP de Fudan impulsa la integración de materiales 2D en dispositivos del mundo real

Los materiales bidimensionales (2D) —semiconductores, aislantes y conductores de espesor atómico— han prometido desde hace tiempo un futuro para la electrónica con escalabilidad y eficiencia excepcionales. Sin embargo, superar la brecha entre los dispositivos a escala de laboratorio y los chips completamente funcionales sigue siendo un reto abrumador. En un avance reciente, Chunsen Liu y sus colaboradores de la Universidad de Fudan demostraron un chip de memoria flash NOR totalmente funcional, construido con materiales 2D desarrollados directamente sobre una matriz de silicio CMOS estándar. Su resultado, publicado el 9 de octubre en Nature , podría marcar un antes y un después en la electrónica 2D.

En esta publicación, profundizaremos más en la cobertura inicial. Examinaremos las innovaciones detrás de ATOM2CHIP, las situaremos en el contexto de los trabajos previos de integración 2D-CMOS, evaluaremos los obstáculos para la escalabilidad y exploraremos cómo este avance podría reconfigurar la memoria, la computación y la arquitectura de chips en la era de la IA.

 

Lo que lograron: una instantánea

Liu et al. presentaron un chip híbrido que fusiona una matriz de memoria flash NOR 2D sobre una plataforma lógica de control CMOS de 0,13 µm . Las cifras clave de rendimiento y rendimiento incluyen:

Rendimiento total del chip : 94,34 %, competitivo con respecto a los principales puntos de referencia del proceso de silicio.

Frecuencia de funcionamiento : hasta 5 MHz

Energía por bit : ≈ 0,644 picojulios

Latencia de programación/borrado : ~20 ns

Retención de datos : ~ 10 años

Resistencia : > 100.000 ciclos de escritura

Estos números colocan al chip en un régimen en el que comienza a competir con el flash convencional en métricas clave, en lugar de servir simplemente como una prueba de concepto.

Además, los investigadores abordaron una barrera constante en la integración 2D: la rugosidad superficial a escala nanométrica de los sustratos de silicio. Desarrollaron un proceso de adhesión conforme que permite que la capa de MoS₂, de grosor atómico, fluya sobre los contornos sin desgarrarse, junto con un empaquetado compatible con 2D para protegerlo de daños térmicos y electrostáticos. Al mismo tiempo, diseñaron una interfaz multiplataforma que permite que el módulo de memoria 2D se comunique fluidamente con la lógica CMOS mediante acceso basado en instrucciones y paralelismo de 32 bits.

El equipo de Liu define ATOM2CHIP como un modelo de “proceso integral en chip + diseño de sistema multiplataforma” para sacar la electrónica 2D del aislamiento académico y acercarla a los chips reales.

Situando este trabajo en el panorama de la integración 2D

Para apreciar verdaderamente la importancia de ATOM2CHIP, debemos ver cómo se basa en esfuerzos anteriores y los supera.

La promesa y los peligros de la electrónica 2D

Los materiales 2D (como los dicalcogenuros de metales de transición, p. ej., MoS₂ y WSe₂) presentan propiedades atractivas en espesores ultrafinos: alta movilidad (en algunos casos), fuerte control de puerta, inmunidad a fugas de canal corto y capacidad de apilamiento mediante interacciones de van der Waals. Los investigadores han investigadotransistores, sensores, fotónica y memoria basados ​​en 2D durante más de una década. Sin embargo, la conversión de dispositivos individuales en circuitos funcionales en silicio ha sido un obstáculo.

Algunos de los principales obstáculos incluyen:

Alta resistencia de contacto en interfaces 2D-metal

Dificultad para depositar o integrar dieléctricos de alta calidad en superficies 2D sin enlaces

Dopaje selectivo (tipo n vs tipo p) dentro de capas 2D

Restricciones del presupuesto térmico (muchos métodos de deposición 2D requieren una temperatura bastante alta)

Estrés mecánico, agrietamiento, defectos en los bordes al aplicar capas 2D sobre superficies texturizadas

Falta de infraestructura de modelado/diseño (PDK, modelos SPICE) para elementos 2D

Los artículos de revisión sobre la síntesis 2D compatible con CMOS señalan que, si bien existen muchas demostraciones a nivel de dispositivo, la adaptación industrial aún se encuentra en una etapa incipiente.

¿Qué diferencia a ATOM2CHIP?

Gran parte del trabajo previo sobre híbridos 2D-CMOS implicaba una o más concesiones: transferir películas 2D después de la fabricación, construir únicamente dispositivos individuales o matrices pequeñas, o una interfaz limitada con la lógica CMOS. Lo que el equipo de Liu hizo de forma diferente:

 

Crecimiento/integración in situ en una matriz CMOS real : No se limitaron a colocar una película 2D sobre un sustrato ficticio. Construyeron la memoria directamente sobre los circuitos del controlador.

Rendimiento escalable de chip completo : lograron un rendimiento >94 % a escala de chip completo, lo que sugiere uniformidad y control de defectos en toda la matriz.

Comportamiento de memoria con todas las funciones : el chip admite control a nivel de instrucción (comandos de 8 bits), paralelismo de 32 bits, acceso aleatorio, no solo una matriz estática.

Superar la rugosidad de la superficie : su adhesión conforme y acomodación mecánica son una innovación de ingeniería notable, que aborda una barrera muy práctica que a menudo se pasa por alto en los prototipos de laboratorio.

Diseño multiplataforma que une los dominios 2D y CMOS : diseñaron la interfaz cuidadosamente para administrar los niveles de voltaje, las capacidades de manejo, la lógica de control y la mitigación de errores.

En otras palabras, no se trata sólo de un mejor dispositivo de memoria: es un sistema integrado que combina 2D y CMOS en un chip real.

Aun así, cabe destacar que este trabajo se demostró en un nodo de proceso de 0,13 µm relativamente maduro. La gran pregunta es: ¿pueden estas técnicas reducirse de escala (por ejemplo, a 65 nm, 28 nm o más)? ¿Y pueden integrarse en cadenas de herramientas de fundición reales? Abordaremos estos temas a continuación.

 

Obstáculos y escalabilidad de la ingeniería y la fabricación

Incluso con el logro de ATOM2CHIP, el camino hacia la relevancia comercial es largo. A continuación, se presentan los principales desafíos y consideraciones.

Rendimiento, variabilidad y reproducibilidad

Un rendimiento del 94,34 % en uno o varios chips es impresionante, pero escalar a la producción multilote a nivel de oblea es una perspectiva muy diferente. La degradación del rendimiento podría deberse a la contaminación por partículas, la falta de uniformidad de la película, la agrupación de defectos o los efectos de borde en los límites de la oblea.

Además, la distribución del rendimiento entre las celdas de memoria (p. ej., variación del voltaje umbral, fugas, dispersión de la resistencia) debe ser ajustada. Una dispersión amplia requeriría una sobrecarga de corrección de errores o agrupamiento, lo que reduciría el rendimiento efectivo.

Para generar confianza en la viabilidad de ATOM2CHIP, sería conveniente:

Múltiples obleas, múltiples lotes producen datos

Mapas de uniformidad espacial (por ejemplo, densidad de defectos en la matriz)

Estadísticas de variación (media, sigma) para velocidad, potencia y retención.

Pruebas de estrés/envejecimiento en varias unidades

Hasta que no aparezcan esos datos publicados, el salto de “prototipo prometedor” a “módulo listo para la fundición” debe ser cauteloso.

Compatibilidad con flujos de fundición estándar

La integración de capas 2D en un proceso CMOS comercial requiere una interrupción mínima de las herramientas y módulos existentes. Algunos problemas:

Restricciones del presupuesto térmico : las deposiciones de extremo a extremo de línea (BEOL) o posteriores a CMOS a menudo deben permanecer por debajo de ~400 °C para evitar daños a los dispositivos subyacentes o interconexiones metálicas. (por ejemplo, CVD) puede requerir temperaturas más altas, con riesgo de daños o difusión.

Control de la contaminación : la introducción de calcogenuros (por ejemplo, azufre, molibdeno) en una fábrica estándar puede desafiar las reglas de contaminación y la contaminación cruzada con otros módulos de herramientas.

Integración con litografía/patrones : El patrón de capas 2D (grabado, alineación) debe ser compatible con las tolerancias fotolitográficas existentes (EUV, DUV). Algunos trabajos exploran el patrón de TMD compatible con EUV.

Interconexión / vía integración : cómo lograr contactos confiables entre la capa 2D y las capas de metal sin dañar ninguna de ellas (o generar una alta resistencia de contacto) sigue siendo un tema delicado.

Empaquetado y protección del back-end : El documento menciona un sistema de empaquetado compatible con 2D para proteger contra daños por calor o descargas electrostáticas (ESD). Este empaquetado debe ser compatible con el ensamblaje de matrices, la encapsulación y los flujos de prueba estándar.

Existen algunas estrategias de integración alternativas (por ejemplo, transferencia de baja temperatura, unión de obleas, apilamiento de van der Waals), pero cada una de ellas tiene desventajas en cuanto a defectos y tensión mecánica.

Infraestructura de diseño y brecha de PDK

Incluso si los materiales y procesos pueden hacerse confiables, su adopción depende de tener una infraestructura de diseño madura:

PDK (Kit de Diseño de Procesos) para dispositivos 2D: Modelos SPICE/compactos precisos, reglas de extracción, parásitos y modelos de desajuste. Estos deben coexistir con el PDK CMOS convencional.

Soporte de herramientas (CAD, colocación y ruta, verificación) : Las herramientas deben soportar dominios mixtos (lógica 2D, memoria 2D, CMOS) con sincronización consciente del trabajo, delimitación de esquinas del proceso y diseño consciente de las variaciones.

Patrones de prueba / Soporte ATE : Los equipos de prueba automatizados deben adaptarse para probar conjuntos de celdas 2D (ciclos de programación/borrado, retención, estrés) en las fases de clasificación de obleas o de quemado.

Estándares de confiabilidad y calificación : La industria espera una vida útil de varias décadas y análisis de modos de falla (p. ej., portadores calientes, electromigración, ciclos térmicos). Realizar esto para materiales 2D es incipiente.

Sin un ecosistema de diseño y prueba sólido, incluso los chips más atractivos tienen dificultades para migrar más allá de la fase de prototipos.

 

Migración de nodos de proceso (reducción y escalado del rendimiento)

Para integrarse en la lógica moderna o en pilas de memoria, las técnicas demostradas deben migrar a nodos más avanzados (p. ej., 65 nm, 28 nm, 7 nm). Sin embargo, esta migración conlleva una presión adicional:

Los tamaños de características más pequeños amplifican la variación y los defectos

Tolerancias litográficas, de superposición y de alineación más estrictas

Mayores exigencias en cuanto a resistencia de contacto, capacitancia parásita y retardos de interconexión

Mayor densidad de integración y restricciones de disipación de calor

Si las técnicas ATOM2CHIP escalan, podrían ofrecer una vía para las llamadas arquitecturas «CMOS 2.0», donde coexisten capas heterogéneas (2D + Si). De hecho, planes tecnológicos como los de IMEC prevén la superposición de capas híbridas de memoria 2D o capas funcionales sobre la lógica CMOS.

Queda por ver si la adhesión mecánica, la calidad de la interfaz y la densidad de defectos pueden seguir el ritmo a medida que se reducen las dimensiones.

 

Por qué es importante: implicaciones para la arquitectura, la memoria y la computación

Incluso asumiendo un escalamiento optimista, ¿cómo se vería un futuro híbrido 2D/CMOS? Aquí hay algunas visiones:

Revitalizando la Ley de Moore mediante el escalamiento heterogéneo

La clásica Ley de Moore (transistores más pequeños, mayor densidad) está alcanzando sus límites físicos. Pero si podemos superponer capas funcionales 2D (memoria, sensores, aceleradores) sobre la lógica, logramos un escalado vertical sin reducir las puertas de los transistores. En ese sentido, la integración 2D-CMOS se convierte en una forma de extender el escalado en una dimensión heterogénea. Muchos investigadores se refieren a esto como estrategias "Más que Moore" o "CMOS + X".

Por ejemplo, un SoC podría tener:

Lógica y control en CMOS convencional

Un nivel de memoria 2D integrado (rápido, de bajo consumo y denso)

Bloques funcionales especializados (por ejemplo, moduladores fotónicos, sinapsis analógicas, sensores) integrados en 2D

Interconexiones verticales que unen todas las capas

En este modelo, la memoria ya no está añadida, sino que se ubica íntimamente sobre la lógica, lo que reduce la latencia, el consumo de energía y el espacio ocupado por el chip.

 

Una nueva jerarquía de memoria y oportunidades de computación en memoria

Si la memoria 2D logra la paridad con la memoria flash CMOS en velocidad/energía, podría cambiar la jerarquía de la memoria:

La memoria 2D podría servir como un caché cercano o un almacenamiento en chip extendido (más rápido y más cercano que el flash fuera del chip)

Podría permitir arquitecturas de computación en memoria : se podrían incorporar lógica simple u operaciones bit a bit directamente dentro de capas 2D, reduciendo el movimiento de datos.

Para los aceleradores de IA, incorporar una memoria local de gran tamaño con un acceso de energía ultrabaja por bit se vuelve sumamente valioso (se alivia el cuello de botella del ancho de banda).

Más aún, las propiedades intrínsecas de los materiales 2D (por ejemplo, bajas fugas, pendientes subumbral pronunciadas) podrían ayudar a acercar los nuevos diseños de memoria no volátil (conmutación resistiva, dispositivos ferroeléctricos 2D) a su implementación práctica.

 

Aumento de potencia y espacio ocupado por dispositivos perimetrales/IoT

El consumo ultrabajo por bit y el apilamiento compacto hacen que los chips mejorados en 2D sean atractivos para dispositivos con limitaciones energéticas (sensores, wearables, implantes). Estos dispositivos podrían beneficiarse más rápidamente de la integración híbrida, ya que las exigencias de rendimiento son menores y el ahorro de energía y área es más importante.

Riesgo y valor estratégico en la geopolítica

Los semiconductores son una tecnología clave en la competencia global. Una técnica viable de integración 2D/CMOS podría convertirse en un activo estratégico:

Los países o empresas competentes en procesos híbridos 2D podrían superar ciertos nodos

Pueden surgir controles de propiedad intelectual, restricciones a la exportación o alianzas estratégicas en torno a la integración 2D

Un liderazgo temprano en la integración 2D podría dar forma a las cadenas de suministro para chips aceleradores o de memoria de próxima generación

Por lo tanto, la investigación debe verse no sólo como un avance científico, sino como un potencial presagio de cambios estratégicos.

 

Qué debe hacer la comunidad investigadora (y la industria) a continuación

Para hacer realidad la promesa se deben realizar varios esfuerzos concretos:

Ensayos de reproducibilidad de múltiples lotes a escala de oblea
Demuestre un rendimiento y desempeño consistentes en obleas completas y lotes múltiples para validar la capacidad de fabricación.

Estudios de escalamiento a nodos avanzados
Llevar la metodología ATOM2CHIP desde 0,13 µm a 65 nm, 28 nm o más, caracterizando la variación, la resistencia de contacto y la estabilidad de la interfaz.

Pruebas de fiabilidad y estrés ampliadas
Realice pruebas de alta temperatura, humedad, ciclos térmicos y envejecimiento acelerado para validar la retención, la resistencia y los modos de falla.

Colaboración con fundiciones
Involucre a las fábricas CMOS para evaluar la compatibilidad con la contaminación, la integración de herramientas y las estrategias de inserción de procesos.

PDK abierto o compartido y esfuerzos de modelado
Publique modelos compactos, herramientas de simulación y reglas de extracción para permitir la verificación del diseño y la creación de prototipos por parte de terceros.

Explorar materiales 2D alternativos y heteroestructuras
Por ejemplo, las heterojunciones de WSe₂ (tipo p), fósforo negro o van der Waals podrían expandir la funcionalidad (por ejemplo, lógica, fotónica) más allá de la memoria de MoS₂.

Integración con arquitecturas 3D / 2.5D
Examine la combinación de capas 2D con interpositores avanzados o TSV para optimizar la interconexión vertical y la flexibilidad de apilamiento.

Benchmarking vs memoria flash/emergente de última generación
Compare los resultados con los de memoria flash comercial, ReRAM y MRAM, mostrando dónde la memoria 2D gana o se queda atrás en tareas del mundo real.

Replicación abierta y evaluación comparativa
Alentar a grupos independientes a replicar el proceso y compartir resultados, fortaleciendo la confianza.

 

Una visión equilibrada: fortalezas, advertencias y qué observar

Puntos fuertes a aplaudir:

ATOM2CHIP logra lo que muchos han intentado pero pocos han tenido éxito: integrar una memoria 2D directamente en la lógica CMOS con rendimiento y productividad reales.

La ingeniería de la adhesión conforme no es trivial y aborda un problema del mundo real que a menudo afecta la confiabilidad de la película 2D frente a la topografía del mundo real.

La interfaz multiplataforma y el soporte a nivel de instrucciones llevan esto más allá de las matrices de juguetes hacia módulos de memoria utilizables.

 

Advertencias a tener en cuenta:

La elección del nodo (0,13 µm) es relativamente antigua; la presión real está en dominios sub-100 nm.

El rendimiento de un solo chip es prometedor, pero no es prueba de un rendimiento escalable.

Algunos detalles clave (por ejemplo, la estabilidad a largo plazo bajo estrés, la uniformidad a nivel de oblea y las distribuciones de defectos) siguen sin revelarse en el resumen público.

La integración en fábricas comerciales exige superar obstáculos relacionados con la contaminación, la temperatura y la compatibilidad de procesos.

 

Qué ver en los próximos años:

Publicación de datos estadísticos de rendimiento de múltiples obleas y múltiples lotes

Demostraciones trasladadas a nodos más avanzados (por ejemplo, 65 nm, 28 nm)

Informes de memoria 2D integrada en SoC reales o aceleradores de IA

Desarrollo de PDK abiertos y adopción por parte de diseñadores externos

Asociaciones industriales o anuncios de fundiciones para adoptar módulos 2D híbridos

Si eso sucede, podríamos estar presenciando un verdadero punto de inflexión en la evolución de los semiconductores, no simplemente una novedad de laboratorio.

 

Reflexiones finales

ATOM2CHIP de Fudan representa un gran avance hacia la integración de materiales 2D en chips reales y utilizables. Demuestra que, al combinar la ingeniería de materiales inteligente (adhesión conformal, empaquetado) con el diseño a nivel de sistema (interfaces multiplataforma), se pueden superar muchas de las barreras que han afectado la integración 2D-CMOS.

Aun así, el camino por recorrer no es nada trivial. La escala, la fiabilidad, la compatibilidad de procesos y el soporte del ecosistema siguen siendo retos formidables. Pero si la comunidad aprovecha este impulso —publicando modelos abiertos, involucrando a las fundiciones e impulsando la migración de nodos—, un futuro híbrido 2D/CMOS podría no ser puramente especulativo.

En un mundo donde la Ley de Moore se está desmoronando, innovaciones como esta insinúan una nueva dimensión de escalabilidad. Si podemos apilar verticalmente la memoria, la lógica y las funciones especializadas —mediante la integración heterogénea en lugar de la miniaturización continua—, la próxima década de avances en semiconductores podría parecer menos una reducción y más una estratificación más inteligente.

Manténganse al tanto. La era del 2D en chips podría estar llegando a su fin.